边界扫描测试技术 不属于 coresight架构,
边界扫描测试技术 被 coresight 架构中的 Debug部分 使用.

综述
	联合测试行动组（Joint Test Action Group，简称 JTAG）提出了边界扫描技术，后来在 1990 年被批准为 IEEE 1149.1 标准,这个标准一般也称为JTAG调试标准
	Boundary Scan(边界扫描)一般和JTAG可以混称。但实际上JTAG又比Boundary Scan多一些内容。除了边界扫描，JTAG还可以实现对芯片内部某些信号的控制.
	尽管JTAG接口的设计初衷是支持边界扫描测试，这项技术主要用于验证芯片引脚的连接性和电路状态，但其在实际应用中具有更广泛的用途，特别是在嵌入式系统的开发和调试过程中。

Boundary Scan 技术
	1.在每个PAD(管脚)的附近加入Boundary-Scan cell，每个boundary scan cell 中都包含一个shift register
		在IC设计的过程中在IC的内部逻辑和每个器件引脚间放置移位寄存器(shift register).每个移位寄存器叫做一个CELL。
	2.这个触发器(寄存器是由触发器组成的)可以加载或捕获数据，从而使得每个PAD都可以被controlled和observed。
		这些CELL准许你去控制和观察每个输入/输出引脚的状态。
		当这些CELL连在一起就形成了一个数据寄存器链(data register chain),我门叫它边界寄存器(boundaryregister)。
	3.其他寄存器
		在IC上还集成测试访问端口控制器 (TAP controller)
		指令寄存器(Instruction register)对边界扫描的指令进行解码以便执行各种测试功能。
		旁路寄存器(bypass register)提供一个最短的测试通路。
		可能还会有IDCODE register
		可能会有其它符合标准的用户特殊寄存器。

外部信号及组成

	包含 边界扫描技术 的 器件叫做 边界扫描器件 

	一个边界扫描器件 给外部的 信号 是 
		1．TDI  (测试数据输入)
		2．TDO (侧试数据输出)
		3．TMS (测试模式选择输入)
		4．TCK (测试时钟输入)
		5．TRST (测试复位输入，这个信号是可选的)

	TMS,TCK,TRST构成了边界扫描测试端口控制器(TAP controller)

TAP controller
	它负责测试信号指令的输入，输出，指令解码等
	它是一个16位的状态机，边界扫描测试的每个环节都由它来控制

	TA P控制器是边界扫描测试的核心控制器。
	在TCK和TM S的控制下，可以选择使用指令寄存器扫描或数据寄存器扫描，以及控制边界扫描测试的各个状态。
	TA P控制器的状态机如图2所示。右边是指令寄存器分支，左边是数据寄存器分支。


	其中，TA P控制器的状态机只有6个稳定状态：测试逻辑复位（Test Logical Reset）、测试运行ö等待（RunTestöIdle）、数据寄存器移位（Shift DR）、数据寄存器移位暂停（Pause DR）、指令寄存器移位（Shift IR）、指令寄存器暂停（Pause IR）：其他状态都不是稳态，而只是暂态。

	在上电或IC正常运行时，必须使TM S最少持续5个TCK保持为高电平，则TA P进入测试逻辑复位态。这时，TA P发出复位信号使所有的测试逻辑不影响元件的正常运行。若需要进行边界扫描测试。可以在TM S与TCK的配合控制下，退出复位，进入边界扫描测试需要的各个状态。需要测试时，在TM S和TCK的控制下，TA P控制器跳出TLR状态，从选择数据寄存器扫描（Shift DRScan）或选择指令寄存器扫描（Shift IR Scan）进入图2所示的各个状态。Shift DR Scan和Shift IR Scan两个模块的功能类似。

	进入每个模块的第一步是捕捉数据（Cap ture），对于数据寄存器，在Cap ture DR状态把数据并行加载到相应的串行数据通道中，对于指令寄存器，则是在Cap ture IR状态把指令信息捕捉到指令寄存器中。TA P控制器从捕捉状态进入移位（Shift）或跳出1（Exit1）状态。通常，Shift状态紧跟Cap ture状态，数据在寄存器中移位。在Shift状态之后，TA P控制器通过Exit1状态进入更新（U pdate）状态或者暂停（Pause）状态。在Pause状态，数据移位暂时终止，可以对数据寄存器或指令寄存器重新加载测试向量。从Pause状态出来通过跳出2（Exit2）状态可以再次进入Shift状态或者经过U pdate状态回到Run TestöIdle状态。在U pdate状态，移入扫描通道的数据被输出。


	TAP控制器是一个16状态的有限状态机，为JTAG提供控制逻辑，控制进入到JTAG结构中各种寄存器内数据通信的扫描与操作。 
	通过TAP接口，对数据寄存器（DR）进行访问的一般的过程是：
		1.通过指令寄存器（IR），选定一个需要访问的数据寄存器；
		2.把选定的数据寄存器连接到TDI 和TDO 之间；
		3.由TCK驱动
			3.1通过TDI，把需要的数据输入到选定的数据寄存器当中去
			3.2同时把选定的数据寄存器中的数据通过TDO 读出来。
		//TMS和TDI信号在器件TCK的上升沿被采样. TDO信号在TCK的下降沿被采样.

BST寄存器单元(Boundary Scan Test)
	边界扫描数据寄存器至少应该包括3种：
		边界扫描寄存器
		器件标识寄存器
		旁路寄存器
	JTAG 标准中有两类的寄存器：数据寄存器（DR）和指令寄存器（IR），他们都是移位寄存器。
	数据寄存器和边界扫描链相连控制数据的输入和输出。
	指令寄存器用于输入指令，控制数据寄存器的操作。
	Bypass寄存器也是一个一位寄存器，链接于TDI和TDO 之间，为一些操作提供更加便捷的方式。

	对这些寄存器的访问都是通过TAP(Test Access Port)实现的。

边界扫描技术的应用
	边界扫描技术是一种应用于数字集成电路器件的测试性结构设计方法。所谓“边界”是指测试电路被设置在集成电路器件功能逻辑电路的四周，位于靠近器件输入、输出引脚的边界处。
	所谓“扫描”是指连接器件各输入、输出引脚的测试电路实际上是一个串行移位寄存器，这种串行移位寄存器被叫做“扫描路径”，沿着这条路径可输入由“1”和“0”组成的各种编码，对电路进行“扫描”式检测，从输出结果判断其是否正确。
	
	边界扫描测试方式

		利用边界扫描技术，可以对集成电路芯片的内部故障、电路板的互连以及相互间影响有比较全面的了解，并通过加载相应指令到指令寄存器来选择工作方式。不同的测试在不同的工作方式下进行。

		外测试（EXTEST）
			外测试测试IC与电路板上其他器件的连接关系。此时边界扫描寄存器把IC的内部逻辑与被测板上其他元件隔离开来。在EXTEST指令下，给每个IöO端赋一个已知的值用于测试电路板上各集成电路芯片间连线以及板级互连的故障，包括断路故障和短路故障。图6中的3块芯片受相同的TCK和TM S总线控制，各芯片TDO的输出端连接到下一器件TD I的输入端，构成了一条移位寄存器链。测试向量从IC1的TD I输入，通过边界扫描路径加到每个芯片的输出引脚寄存器，而输入引脚寄存器则接收响应向量。图中IC2的B脚接收IC1的A脚寄存器的信号，正常情况下，B脚的值应该为1。但如果AB和CD线间出现了短路，则B脚寄存器接收到的值变成了0。IC3的F引脚寄存器接收IC1的E脚寄存器信号，正常情况下，F脚的值应该为1，但如果引线EF间出现了断路，则从F脚得到的值不是1，而是0。

			在电路板的测试中出现最频繁的是断路和短路故障，传统的逐点检查的方法既麻烦又费时，而通过边界扫描技术的外部测试方式，把从TDO端输出的边界扫描寄存器的串行信号与正确的信号相比较，就可以方便有效地诊断出电路板引线及芯片引脚间的断路和短路故障。这是边界扫描技术一个非常显著的优点。

		内测试 （ IN TEST ）
			内测试测试IC本身的逻辑功能，即测试电路板上集成电路芯片的内部故障。测试向量通过TD I输入，并通过边界扫描通道将测试向量加到每个芯片的输入引脚寄存器中，从输出端TDO可以串行读出存于输出引脚寄存器中各芯片的响应结果。根据输入向量和输出响应，就可以对电路板上各芯片的内部工作状态做出测试分析。

	采样测试方式 （SAM PL EöPRELOAD ）
		采样测试方式常用于对一个正在运行的系统进行实时监控。取样ö预置（SAM PL EöPRELOAD），在捕捉阶段从输入端取样，在更新阶段预置BSC，为外测试做准备;移出器件标识（ID Code）：选择旁路寄存器，使数据在A SIC间快速移位。此外还有多种测试指令，他们的存在和不断扩充，使边界扫描技术的应用得以拓展和延伸，进行更有效的集成电路测试。

边界扫描技术和JTAG与coresight

	边界扫描技术是 JTAG 组织提出的，一开始也被称为 JTAG调试标准。
		里面介绍了边界扫描链,并采用JTAG接口作为外部接口.

	后来 ARM 在 Cortex-M3 内核(coresight中)去除了 JTAG扫描链
		cortex-m3 的调试系统是基于ARM最新的CoreSight架构。
		
		DAP接口
			不同于以往的ARM处理器，内核本身不再含有JTAG扫描链.取而代之的，是CPU提供的DAP总线接口。
			通过这个总线接口，可以访问芯片的寄存器，也可以访问系统存储器，甚至是在内核运行的时候访问。
			对此总线接口的使用，是由一个调试端口（DP）设备完成的。
		
		DPs
			DPs不属于CM3内核，但它们是在芯片的内部实现的。
			目前可用的DPs包括
				SWJ-DP（既支持传统的JTAG调试，也支持新的串行线（SW）调试协议），
				另一个SW-DP则去掉了对JTAG的支持。
				另外，也可以使用ARM CoreSight家族JTAG-DP模块。
			
		DP 和 AP 的结合
			DP接口模块首先将外部信号转换为32位通用调试总线（DAP），总线高8位用于选择要访问的设备,从理论上说DAP总线上的设备最多支持256个，同一芯片上的上百个处理器可以共用一个DP。
			DAP通过高级高性能总线访问端口（AHB-AP或APB-AP）连接上CM3内部的总线网络，这样就可以访问CM3上包括NVIC在内的存储器映射

虽然刚开始推出  的时候 , 边界扫描技术 就等于 jtag 
	// 联合测试行动组（Joint Test Action Group，简称 JTAG）提出了边界扫描技术，后来在 1990 年被批准为 IEEE 1149.1 标准,这个标准一般也称为JTAG调试标准
	// 此时 jtag 与 边界扫描技术 是等价的
可是 随着 发展 , jtag 的功能 更多了 , 所以 边界扫描技术 只是 jtag 的 一部分功能
	// jtag 功能 包括
	// 1. 边界扫描技术
	// 2. 调试功能
	// 3. 固件下载和更新
	// 4. 性能分析和优化
	// 5. 芯片验证
	// 6. 芯片测试
	// 6. 生产测试支持 
而且 边界扫描技术 一般在 软件开发阶段 不被使用, 所以 软件开发 人员 不用过度关注!!!
且 边界扫描链 只用于 "边界扫描技术" , 和 调试功能 无关

说一下 调试(例如arm中的coresight) 和 边界扫描(用来测试管脚是否联通)	 的 相同点
	他们都由 jtag总线 + tap控制器 + 相关寄存器 构成
	他们各自有一套 , 当然 可以复用 "jtag总线 + tap控制器" , 相关寄存器不可复用
	他们都需要通过jtag时序, 写入和读出寄存器 // tap控制器(状态机)充当时序和寄存器的转换器
	只要是tap 控制器,那它 里面 都是走 扫描链 , tap控制器里面有其专有的寄存器(例如IR和DR).
		不管他是 调试的tap控制器,还是边界扫描 中的 tap 控制器 ,tap控制器的实现是类似的.

实际上，JTAG（Joint Test Action Group）接口本身就是为了支持边界扫描测试而设计的。边界扫描测试技术是JTAG标准中的一个重要功能，通过扫描链路（Scan Chain）来控制和测试集成电路（IC）的引脚连接性和电路状态。

基本上，几乎所有符合JTAG标准的设备和接口都支持边界扫描功能。JTAG接口的主要功能之一就是通过扫描链路进行测试和调试，这包括了从简单的连接性测试到复杂的故障诊断和调试。

因此，如果你的目标是使用JTAG接口进行边界扫描测试，你需要确保你的目标设备或芯片本身实现了JTAG接口，并且支持相应的边界扫描功能。通常情况下，JTAG接口是通用的硬件调试和测试接口，在集成电路和嵌入式系统开发中有着广泛的应用。

联合测试行动组（Joint Test Action Group，简称 JTAG）提出了边界扫描技术，后来在 1990 年被批准为 IEEE 1149.1 标准,这个标准一般也称为JTAG调试标准 . 然后 jtag 的功能进一步扩展, 不限于 边界扫描技术了,对吗 ? 例如 调试 这一功能, 和 边界扫描技术没有任何关系

JTAG最初作为边界扫描技术的标准（IEEE 1149.1），用于验证和测试集成电路中的引脚连接性和电路状态。然而，随着时间的推移，JTAG的功能被进一步扩展，不再局限于边界扫描技术。

JTAG的边界扫描技术通常在集成电路（IC）的设计验证和制造测试阶段被广泛应用。具体来说，它主要用于以下几个阶段和场景：

设计验证阶段：

在集成电路的设计阶段，工程师们使用JTAG边界扫描技术来验证芯片设计中每个引脚的连接性和电路状态。通过边界扫描测试，可以确保设计的正确性，并验证各个引脚是否按照预期进行信号传输和接收。
电路板原型验证：

在电路板设计完成后，JTAG边界扫描技术也被用于验证电路板上各个IC的引脚连接情况。这包括确认所有引脚都正确连接到电路板的其他部件，并能够正确传输数据或信号。
制造测试（Manufacturing Test）：

在IC制造过程中，JTAG边界扫描技术用于进行制造测试。通过扫描链路，可以快速检测芯片的每个引脚是否存在短路、断路或悬空等问题。这些测试能够在制造阶段捕获潜在的制造缺陷，并确保生产的芯片符合规格和质量要求。
故障诊断和修复：

在产品生命周期中的后期阶段，JTAG边界扫描技术还被用于故障诊断和修复。当产品在使用中出现问题时，通过JTAG接口可以识别和定位硬件故障，帮助工程师快速准确地修复问题。
总之，JTAG的边界扫描技术是一个强大的工具，在集成电路的整个生命周期中都发挥着重要作用。它不仅可以在设计验证和制造阶段用于测试和确认电路连接性，还能在产品故障时进行快速有效的故障排查和修复。

JTAG（Joint Test Action Group）接口在嵌入式开发中更广泛地应用于调试和验证阶段，而不仅仅局限于边界扫描测试。尽管JTAG接口的设计初衷是支持边界扫描测试，这项技术主要用于验证芯片引脚的连接性和电路状态，但其在实际应用中具有更广泛的用途，特别是在嵌入式系统的开发和调试过程中。

JTAG扩展的功能包括但不限于：
调试功能：

JTAG接口被广泛用于硬件调试。通过JTAG接口，开发者可以访问目标设备的内部寄存器、内存和控制信号，实时监测和修改系统状态，帮助解决软件和硬件问题。
固件下载和更新：

JTAG接口用于将固件（如bootloader、操作系统）下载到目标设备中，同时也支持固件的更新和修复操作。
性能分析和优化：

JTAG接口可以用于执行性能分析，通过采样和分析系统时序来识别性能瓶颈，并优化系统设计。
产品验证和测试：

除了边界扫描测试外，JTAG接口还支持其他类型的测试，如功能验证、时序测试和电气特性测试，用于确保产品符合设计要求。
生产测试支持：

在产品制造过程中，JTAG接口用于进行自动化的生产测试，验证产品的电气特性和功能正确性，确保产品质量。
因此，JTAG接口作为一个通用的硬件调试和测试接口，提供了多种功能和应用场景，不仅限于最初的边界扫描技术。它在现代嵌入式系统开发中发挥着关键作用，为开发人员提供了强大的工具来加速开发周期、提高产品质量，并简化调试和测试过程。

JTAG的边界扫描技术通常在集成电路（IC）的设计验证和制造测试阶段被广泛应用。具体来说，它主要用于以下几个阶段和场景：

设计验证阶段：

在集成电路的设计阶段，工程师们使用JTAG边界扫描技术来验证芯片设计中每个引脚的连接性和电路状态。通过边界扫描测试，可以确保设计的正确性，并验证各个引脚是否按照预期进行信号传输和接收。
电路板原型验证：

在电路板设计完成后，JTAG边界扫描技术也被用于验证电路板上各个IC的引脚连接情况。这包括确认所有引脚都正确连接到电路板的其他部件，并能够正确传输数据或信号。
制造测试（Manufacturing Test）：

在IC制造过程中，JTAG边界扫描技术用于进行制造测试。通过扫描链路，可以快速检测芯片的每个引脚是否存在短路、断路或悬空等问题。这些测试能够在制造阶段捕获潜在的制造缺陷，并确保生产的芯片符合规格和质量要求。
故障诊断和修复：

在产品生命周期中的后期阶段，JTAG边界扫描技术还被用于故障诊断和修复。当产品在使用中出现问题时，通过JTAG接口可以识别和定位硬件故障，帮助工程师快速准确地修复问题。
总之，JTAG的边界扫描技术是一个强大的工具，在集成电路的整个生命周期中都发挥着重要作用。它不仅可以在设计验证和制造阶段用于测试和确认电路连接性，还能在产品故障时进行快速有效的故障排查和修复。

在芯片后端测试中，使用JTAG（Joint Test Action Group）接口进行测试是常见的做法，特别是用于测试芯片的BIST（Built-In Self-Test）功能和其他测试引脚。以下是一般的做法：

设置JTAG接口：

首先，确保芯片设计中包含了JTAG接口电路，该接口用于通过专用的测试控制器与芯片内部的测试逻辑进行通信和控制。
连接JTAG控制器：

使用支持JTAG协议的测试设备（如测试仪器或开发板），将其JTAG控制器连接到芯片的JTAG接口上。通常，JTAG接口由数个引脚组成，包括TCK（时钟）、TMS（状态）、TDI（数据输入）和TDO（数据输出）等。
配置BIST测试：

在JTAG控制器的软件界面或命令行中，设置和配置要执行的BIST测试模式。这可能涉及选择适当的测试模式、启动测试序列和收集测试结果。
执行测试：

通过JTAG接口向芯片发送命令和控制信号，启动BIST测试模式。测试过程中，JTAG控制器会与芯片内部的BIST逻辑进行通信，并收集从TDO引脚返回的测试结果。
分析和诊断：

分析从BIST测试中收集的数据和结果，识别任何故障或异常。这些结果可以用于调整和优化芯片设计、制造和测试过程。
通过JTAG接口进行BIST测试可以有效地验证芯片的功能性，并在芯片制造的不同阶段（如生产测试或设备运行时的诊断）中提供必要的测试支持。

ATE（Automatic Test Equipment）通常使用JTAG（Joint Test Action Group）接口来进行芯片测试。以下是一个简单的ATE JTAG测试方案的基本步骤和组件：
ATE JTAG 测试方案
测试设备和芯片连接：

将待测试的芯片安装到ATE系统中，确保芯片的JTAG接口引脚正确连接到ATE设备的JTAG测试头或测试夹具上。
测试程序开发：

开发适用于芯片的JTAG测试程序。这些程序通常使用特定的测试语言（如ATLAS、STIL等）编写，用于配置JTAG控制器、发送测试模式和命令，并收集从芯片返回的测试数据。
ATE控制软件设置：

使用ATE控制软件或界面，设置和配置JTAG测试的参数和序列。这包括选择合适的测试模式、时钟频率设置、时序和电压等。
执行JTAG测试：

启动ATE系统执行JTAG测试程序。ATE会通过JTAG接口与芯片通信，发送测试模式和控制命令，并从芯片的JTAG TDO（数据输出）引脚收集测试结果。
分析和报告：

分析从ATE收集的测试数据和结果。评估芯片的功能性、性能和可靠性是否符合规格要求。根据测试结果生成详细的测试报告，记录发现的问题和异常。
示例配置：
ATE设备：例如Keysight（Agilent）的ATE系统。
JTAG控制器：集成在ATE设备中的JTAG控制模块。
测试程序语言：如ATLAS、STIL等，用于编写JTAG测试程序。
测试夹具或测试头：用于连接芯片的JTAG接口引脚。
这个方案的具体实现会根据芯片的具体要求和ATE设备的功能来调整和配置。ATE系统通过JTAG接口能够有效地执行多种测试任务，包括BIST测试、功能测试和故障诊断，是芯片制造和验证过程中的重要工具。

在芯片后端测试中使用JTAG接口进行测试，以及ATE系统使用JTAG接口进行芯片测试，实质上是指相同的基础技术和标准化接口，但在具体的应用和实施上有一些区别：

JTAG接口的基础技术：

JTAG（Joint Test Action Group）是一种用于测试和诊断电子设备的标准接口。它最初是为了在PCB（印刷电路板）上连接集成电路芯片进行测试而设计的。JTAG接口允许通过少量的引脚实现设备内部的测试访问和控制。
芯片后端测试中的JTAG应用：

在芯片后端测试中，JTAG接口通常用于访问芯片内部的BIST（内建自测）电路和其他测试逻辑。这些电路和逻辑设计在芯片中，以便在制造过程中和设备操作过程中对芯片进行功能测试和故障排查。
ATE系统中的JTAG应用：

ATE（Automatic Test Equipment）系统使用JTAG接口来控制和测试芯片。ATE系统通过JTAG控制器生成JTAG信号，并与芯片的JTAG接口进行通信，执行测试模式、发送控制命令和收集测试结果。
虽然在描述上两者都涉及使用JTAG接口进行芯片测试，但在实际应用中有一些区别：

芯片后端测试中的JTAG通常是针对芯片自身的功能性测试，例如BIST和其他特定的测试逻辑。
ATE系统中的JTAG则是作为一种测试设备和芯片之间通信的标准接口，用于执行更广泛的功能测试和全面的性能验证。
因此，虽然JTAG在这两种情况下的基础技术和接口标准相同，但其具体应用和操作方式会根据测试目的和测试设备的不同而有所调整和优化。

在使用JTAG接口进行芯片测试的两个场景中，芯片侧通常不需要额外的软件编程来直接响应JTAG测试。

芯片后端测试中的JTAG应用：
软件编程需求：芯片后端测试中，JTAG接口通常用于访问芯片内部的BIST（内建自测）电路和其他测试逻辑。这些电路和逻辑在设计芯片时已经被预先实现，并通过JTAG接口可以控制和触发。芯片厂商通常会在设计和实现阶段确保JTAG接口的正确实现，以便测试和调试阶段能够无缝执行。
ATE系统中的JTAG应用：
软件编程需求：在ATE（Automatic Test Equipment）系统中，JTAG接口作为测试设备与芯片之间的通信标准接口。ATE系统通过JTAG控制器生成和发送JTAG信号，控制测试模式和命令的执行，并从芯片的JTAG TDO（数据输出）引脚接收测试结果。ATE系统的软件部分会编写和配置测试程序，指导硬件执行测试序列，但芯片本身不需要额外的软件支持或编程来响应这些测试。
总结：
在这两种JTAG应用场景中，芯片本身的JTAG接口设计旨在通过物理信号（如TCK、TMS、TDI、TDO等）来实现对芯片内部功能的访问和控制，而不需要芯片侧进行额外的软件编程。JTAG接口的标准化设计使得这种硬件级别的测试和调试成为可能，从而简化了芯片后端测试和ATE系统中的测试流程。

对的，你的理解基本上是正确的：

芯片后端测试中的JTAG信号：

在芯片后端测试中，JTAG信号通常用于访问和控制芯片内部的BIST（内建自测）电路和其他测试逻辑。这些信号和命令设计用于启动特定的测试模式、收集测试结果，或者配置芯片内部的测试功能。芯片厂商在设计和验证芯片时确保JTAG接口可以正确地触发和响应这些测试逻辑，而无需芯片侧额外的软件支持。
ATE场景中的JTAG时序和功能：

在ATE（Automatic Test Equipment）系统中，JTAG时序和功能具有多样化的应用，主要用于以下几个方面：
控制芯片的测试模式和操作：ATE系统通过JTAG控制器发送特定的JTAG信号序列，控制芯片进入不同的测试模式，例如BIST测试模式、功能测试模式等。
数据的输入输出：ATE系统通过JTAG接口的TMS（状态）、TCK（时钟）、TDI（数据输入）和TDO（数据输出）等引脚，与芯片进行数据的输入和输出交换，发送测试数据或获取测试结果。
时序控制：JTAG时序控制允许ATE系统在测试过程中精确地控制测试时钟的频率和相位，以确保测试的准确性和可重复性。
故障诊断和调试：通过JTAG接口，ATE系统可以实现对芯片内部逻辑电路的故障诊断和调试功能，帮助定位芯片中的功能错误或电路故障。
连接性测试：检测引脚之间的短路、断路、引脚悬空等问题。 // 边界扫描测试技术
电路状态验证：验证芯片周边电路的连接是否符合设计预期。 // 边界扫描测试技术
故障排除：帮助定位芯片中的连接问题和电路故障。 // 边界扫描测试技术

具体来说，ATE场景中的JTAG时序和功能是通过ATE系统的软件编程来配置和控制的。测试工程师通常会根据芯片的测试需求编写适当的测试程序和序列，这些程序利用JTAG接口与芯片进行通信，执行测试操作并分析返回的测试结果。这种方式有效地支持了芯片制造和测试过程中的功能验证和质量控制。

边界扫描测试技术（Boundary Scan Test）通常应用于ATE（Automatic Test Equipment）场景中，而不是芯片后端测试中的JTAG应用。

具体来说：

ATE场景中的边界扫描测试：

ATE系统利用边界扫描测试技术来测试芯片的引脚和芯片周边电路的连接性和状态。这种技术通过扫描链路（Scan Chain）控制引脚的输入和输出状态，从而检测和验证芯片中的电路连接是否正确，包括检测短路、断路、引脚悬空等问题。

芯片后端测试中的JTAG应用：

在芯片后端测试中，JTAG接口通常用于访问和控制芯片内部的BIST（内建自测）电路和其他测试逻辑，以进行功能性和性能测试，而不直接涉及边界扫描测试技术。
因此，边界扫描测试技术主要应用于ATE系统中，通过JTAG接口控制芯片的边界扫描链路，以确保芯片在各种工作模式和条件下的电气连接的正确性和可靠性。