verilog里同一个寄存器问什么不能在不同的always里分别操作？



为什么不让多个always里对同一个变量赋值呢，是如果允许会引起矛盾吗？

先明白Verilog 是HDL ～

verilog是一门硬件描述语言，请把它和软件编程语言区分开；

写的代码不是逻辑，是电路。

在遇到问题时，请从电路角度开始思考～

always 语块是并行执行。简单想想： 它们Always哥几个一起同时去喂同一个女神吃东西，她吃什么？如何同时吃？如何都照顾到各个always？（数电里的竞争与冒险）

所以～ 要把这类任务交个一个always去做就好啦。 那么，交给一个always 兄弟去伺候女神，所以它只能一步一步地做。（always内顺序执行）