FPGA 中 assign 和 always 区别

前言

在FPGA设计中，assign与always是Verilog语言中最常用的两种赋值方式。虽然它们都能实现逻辑功能，但是底层机制和适用场景存在本质差异。本文将从技术原理、代码规范和工程实践三个维度深入分析两者的区别，帮助大家建立正确的设计思维。

一、定义与基本用法

assign语句 是连续赋值语句，其赋值行为如同物理导线连接，实时反应输入变化。语法格式为：

assign 目标信号 = 表达式;

该语句适用于组合逻辑描述， 所有操作数变化时立即重新计算结果， 适合简单逻辑门电路的硬件描述。例如：

assign sum = a + b +cin;

always语句 是过程赋值语句，通过敏感事件触发执行。根据敏感列表的不同，分为两种模式：

组合逻辑模式 ： always @(*) 或者always @(a,b,c)

时序逻辑模式 ： always @(posedge clk)

组合逻辑模式下。代码执行顺序遵循语句顺序（ 阻塞赋值= ）。

时序逻辑模式下使用 非阻塞赋值<= ，确保时钟边沿同步。

三、执行机制对比

1.执行时机

assign:连续激活，操作数变化立即更新结果

always:仅在敏感事件发生时执行一次

2.代码结构

assign:单条语句独立并行执行

always:支持条件判断（if/else）、多路选择（case）等复杂逻辑

3.仿真特性

assign：初始化状态自动置0

always:未初始化时的reg变量仿真时会呈现不定态x，需特别注意初始化

四、典型应用场景

assign适用场景：

• 简单组合逻辑（与/或/非等基本运算）
• 模块间连线
• 复杂表达式的并行计算

always适用场景：

• 时序逻辑设计（寄存器、计数器等）
• 带条件判断的组合逻辑
• 需要状态保持的逻辑单元

总结

• assign ：用于连续赋值，适合简单组合逻辑，代码简洁，执行持续。
• always ：用于过程赋值，适合复杂组合逻辑和时序逻辑，执行顺序依赖敏感列表。

在实际设计中，应根据具体需求选择合适的语句，确保代码的正确性和高效性。